DDR測(cè)試DDR/LPDDR簡(jiǎn)介目前在計(jì)算機(jī)主板和各種嵌入式的應(yīng)用中，存儲(chǔ)器是必不可少的。常用的存儲(chǔ)器有兩種：一種是非易失性的，即掉電不會(huì)丟失數(shù)據(jù)，常用的有Flash(閃存)或者ROM(Read-OnlyMemory),這種存儲(chǔ)器速度較慢，主要用于存儲(chǔ)程序代碼、文件以及長(zhǎng)久的數(shù)據(jù)信息等；另一種是易失性的，即掉電會(huì)丟失數(shù)據(jù)，常用的有RAM(RandomAccessMemory,隨機(jī)存儲(chǔ)器),這種存儲(chǔ)器運(yùn)行速度較快，主要用于程序運(yùn)行時(shí)的程序或者數(shù)據(jù)緩存等。圖5.1是市面上一些主流存儲(chǔ)器類型的劃分DDR4信號(hào)質(zhì)量自動(dòng)測(cè)試軟件報(bào)告；河北DDR測(cè)試配件

DDR測(cè)試

DDR信號(hào)的要求是針對(duì)DDR顆粒的引腳上的，但是通常DDR芯片采用BGA封裝，引腳無法直接測(cè)試到。即使采用了BGA轉(zhuǎn)接板的方式，其測(cè)試到的信號(hào)與芯片引腳處的信號(hào)也仍然有一些差異。為了更好地得到芯片引腳處的信號(hào)質(zhì)量，一種常用的方法是在示波器中對(duì)PCB走線和測(cè)試夾具的影響進(jìn)行軟件的去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個(gè)鏈路上各部分的S參數(shù)模型文件(通常通過仿真或者實(shí)測(cè)得到),并根據(jù)實(shí)際測(cè)試點(diǎn)和期望觀察到的點(diǎn)之間的傳輸函數(shù)，來計(jì)算期望位置處的信號(hào)波形，再對(duì)這個(gè)信號(hào)做進(jìn)一步的波形參數(shù)測(cè)量和統(tǒng)計(jì)。圖5.15展示了典型的DDR4和DDR5信號(hào)質(zhì)量測(cè)試環(huán)境，以及在示波器中進(jìn)行去嵌入操作的界面。 智能化多端口矩陣測(cè)試DDR測(cè)試聯(lián)系人DDR信號(hào)的眼圖模板要求那些定義；

4.為了解決上述技術(shù)問題，本發(fā)明提供了一種ddr4內(nèi)存信號(hào)測(cè)試方法、裝置及存儲(chǔ)介質(zhì)，可以反映正常工作狀態(tài)下的波形，可以提高測(cè)試效率。5.為實(shí)現(xiàn)上述目的，本技術(shù)提出技術(shù)方案：6.一種ddr4內(nèi)存信號(hào)測(cè)試方法，所述方法包括以下步驟：7.s1，將服務(wù)器、ddr4內(nèi)存和示波器置于正常工作狀態(tài)，然后利用示波器采集ddr4內(nèi)存中的相關(guān)信號(hào)并確定標(biāo)志信號(hào)；8.s2，根據(jù)標(biāo)志信號(hào)對(duì)示波器進(jìn)行相關(guān)參數(shù)配置，利用示波器的觸發(fā)功能將ddr4內(nèi)存的信號(hào)進(jìn)行讀寫信號(hào)分離；9.s3，利用示波器對(duì)分離后的讀寫信號(hào)進(jìn)行測(cè)試。10.在本發(fā)明的一個(gè)實(shí)施例中，所述將服務(wù)器、ddr4內(nèi)存和示波器置于正常工作狀態(tài)，然后利用示波器采集ddr4內(nèi)存中的相關(guān)信號(hào)并確定標(biāo)志信號(hào)，具體包括：11.將示波器與ddr4內(nèi)存的相關(guān)信號(hào)引腳進(jìn)行信號(hào)連接；12.將服務(wù)器、ddr4內(nèi)存和示波器置于正常工作狀態(tài)；13.利用示波器對(duì)ddr4內(nèi)存的相關(guān)信號(hào)進(jìn)行采集并根據(jù)相關(guān)信號(hào)的波形確定標(biāo)志信號(hào)。

DDR測(cè)試信號(hào)和協(xié)議測(cè)試

DDR4一致性測(cè)試工作臺(tái)（用示波器中的一致性測(cè)試軟件分析DDR仿真波形）對(duì)DDR5來說，設(shè)計(jì)更為復(fù)雜，仿真軟件需要幫助用戶通過應(yīng)用IBIS模型針對(duì)基于DDR5顆?；駾IMM的系統(tǒng)進(jìn)行仿真驗(yàn)證，比如仿真驅(qū)動(dòng)能力、隨機(jī)抖動(dòng)/確定性抖動(dòng)、寄生電容、片上端接ODT、信號(hào)上升/下降時(shí)間、AGC(自動(dòng)增益控制)功能、4tapsDFE(4抽頭判決反饋均衡)等。

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室

地址：深圳市南山區(qū)南頭街道中祥路8號(hào)君翔達(dá)大廈A棟2樓H區(qū) DDR的規(guī)范要求進(jìn)行需求；

14.在本發(fā)明的一個(gè)實(shí)施例中，所述相關(guān)信號(hào)包括dqs信號(hào)、clk信號(hào)和dq信號(hào)，所述標(biāo)志信號(hào)為dqs信號(hào)。15.在本發(fā)明的一個(gè)實(shí)施例中，所述根據(jù)標(biāo)志信號(hào)對(duì)示波器進(jìn)行相關(guān)參數(shù)配置，具體包括：16.利用示波器分別采集標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值；17.對(duì)標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的電平幅值進(jìn)行比較，確定標(biāo)志信號(hào)的電平閾值；18.在示波器中配置標(biāo)志信號(hào)的電平閾值。19.在本發(fā)明的一個(gè)實(shí)施例中，所述利用示波器的觸發(fā)功能將ddr4內(nèi)存的讀寫信號(hào)進(jìn)行信號(hào)分離，具體包括：20.將標(biāo)志信號(hào)的實(shí)時(shí)電平幅值與標(biāo)志信號(hào)的電平閾值進(jìn)行比較；21.將大于電平閾值的標(biāo)志信號(hào)和小于電平閾值的標(biāo)志信號(hào)分別進(jìn)行信號(hào)的分離，得到數(shù)據(jù)讀取和數(shù)據(jù)寫入過程中的標(biāo)志信號(hào)。DDR4關(guān)于信號(hào)建立保持是的定義；吉林校準(zhǔn)DDR測(cè)試

DDR總線利用率和讀寫吞吐率的統(tǒng)計(jì)；河北DDR測(cè)試配件

實(shí)際的電源完整性是相當(dāng)復(fù)雜的，其中要考慮到IC的封裝、仿真信號(hào)的切換頻率和PCB耗電網(wǎng)絡(luò)。對(duì)于PCB設(shè)計(jì)來說，目標(biāo)阻抗的去耦設(shè)計(jì)是相對(duì)來說比較簡(jiǎn)單的，也是比較實(shí)際的解決方案。在DDR的設(shè)計(jì)上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細(xì)在JEDEC里有敘述。通過電源層的平面電容和用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個(gè)左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴(yán)格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個(gè)去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對(duì)VTT的布線是具有相當(dāng)大的挑戰(zhàn)性，因?yàn)樗恢灰袊?yán)格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計(jì)算出來。終，可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢(shì)，所以，去耦電容的數(shù)量將增加，尤其是小于10nF的高頻電容。詳細(xì)的計(jì)算和仿真可以通過EDA工具來實(shí)現(xiàn)。河北DDR測(cè)試配件

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