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江蘇電氣性能測(cè)試DDR3測(cè)試

來源: 發(fā)布時(shí)間:2023-08-04

有其特殊含義的,也是DDR體系結(jié)構(gòu)的具體體現(xiàn)。而遺憾的是,在筆者接觸過的很多高速電路設(shè)計(jì)人員中,很多人還不能夠說清楚這兩個(gè)圖的含義。在數(shù)據(jù)寫入(Write)時(shí)序圖中,所有信號(hào)都是DDR控制器輸出的,而DQS和DQ信號(hào)相差90°相位,因此DDR芯片才能夠在DQS信號(hào)的控制下,對(duì)DQ和DM信號(hào)進(jìn)行雙沿采樣:而在數(shù)據(jù)讀出(Read)時(shí)序圖中,所有信號(hào)是DDR芯片輸出的,并且DQ和DQS信號(hào)是同步的,都是和時(shí)鐘沿對(duì)齊的!這時(shí)候?yàn)榱艘獙?shí)現(xiàn)對(duì)DQ信號(hào)的雙沿采樣,DDR控制器就需要自己去調(diào)整DQS和DQ信號(hào)之間的相位延時(shí)!!!這也就是DDR系統(tǒng)中比較難以實(shí)現(xiàn)的地方。DDR規(guī)范這樣做的原因很簡(jiǎn)單,是要把邏輯設(shè)計(jì)的復(fù)雜性留在控制器一端,從而使得外設(shè)(DDR存儲(chǔ)心片)的設(shè)計(jì)變得簡(jiǎn)單而廉價(jià)。因此,對(duì)于DDR系統(tǒng)設(shè)計(jì)而言,信號(hào)完整性仿真和分析的大部分工作,實(shí)質(zhì)上就是要保證這兩個(gè)時(shí)序圖的正確性。DDR3一致性測(cè)試是否適用于筆記本電腦上的內(nèi)存模塊?江蘇電氣性能測(cè)試DDR3測(cè)試

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DDR 系統(tǒng)概述

DDR 全名為 Double Data Rate SDRAM ,簡(jiǎn)稱為 DDR。DDR 本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高 SDRAM 的速度,它允許在時(shí)鐘的上升沿和下降沿讀/寫數(shù)據(jù),因而其數(shù)據(jù)速率是標(biāo)準(zhǔn) SDRAM 的兩倍,至于地址與控制信號(hào)與傳統(tǒng) SDRAM 相同,仍在時(shí)鐘上升沿進(jìn)行數(shù)據(jù)判決。  DDR 與 SDRAM 的對(duì)比DDR 是一個(gè)總線系統(tǒng),總線包括地址線、數(shù)據(jù)信號(hào)線以及時(shí)鐘、控制線等。其中數(shù)據(jù)信號(hào)線可以隨著系統(tǒng)吞吐量的帶寬而調(diào)整,但是必須以字節(jié)為單位進(jìn)行調(diào)整,例如,可以是 8 位、16 位、24 位或者 32 位帶寬等。 所示的是 DDR 總線的系統(tǒng)結(jié)構(gòu),地址和控制總線是單向信號(hào),只能從控制器傳向存儲(chǔ)芯片,而數(shù)據(jù)信號(hào)則是雙向總線。

DDR 總線的系統(tǒng)結(jié)構(gòu)DDR 的地址信號(hào)線除了用來尋址以外,還被用做控制命令的一部分,因此,地址線和控制信號(hào)統(tǒng)稱為地址/控制總線。DDR 中的命令狀態(tài)真值表??梢钥吹?,DDR 控制器對(duì)存儲(chǔ)系統(tǒng)的操作,就是通過控制信號(hào)的狀態(tài)和地址信號(hào)的組合來完成的。 DDR 系統(tǒng)命令狀態(tài)真值表 校準(zhǔn)DDR3測(cè)試高速信號(hào)傳輸DDR3一致性測(cè)試期間是否會(huì)影響計(jì)算機(jī)性能?

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每個(gè) DDR 芯片獨(dú)享 DQS,DM 信號(hào);四片 DDR 芯片共享 RAS#,CAS#,CS#,WE#控制信號(hào)。·DDR 工作頻率為 133MHz?!DR 控制器選用 Xilinx 公司的 FPGA,型號(hào)為 XC2VP30_6FF1152C。得到這個(gè)設(shè)計(jì)需求之后,我們首先要進(jìn)行器件選型,然后根據(jù)所選的器件,準(zhǔn)備相關(guān)的設(shè)計(jì)資料。一般來講,對(duì)于經(jīng)過選型的器件,為了使用這個(gè)器件進(jìn)行相關(guān)設(shè)計(jì),需要有如下資料。

· 器件數(shù)據(jù)手冊(cè) Datasheet:這個(gè)是必須要有的。如果沒有器件手冊(cè),是沒有辦法進(jìn)行設(shè)計(jì)的(一般經(jīng)過選型的器件,設(shè)計(jì)工程師一定會(huì)有數(shù)據(jù)手冊(cè))。

創(chuàng)建工程啟動(dòng)SystemSI工具,單擊左側(cè)Workflow下的LoadaNew/ExistingWorkspace菜單項(xiàng),在彈出的WorkspaceFile對(duì)話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對(duì)話框中選擇ParallelBusAnalysis模塊,單擊OK按鈕。選擇合適的License后彈出NewWorkspace對(duì)話框在NewWorkspace對(duì)話框中選擇Createbytemplate單選框,選擇個(gè)模板addr_bus_sparam_4mem,設(shè)置好新建Workspace的路徑和名字,單擊0K按鈕。如圖4-36所示,左側(cè)是Workflow,右側(cè)是主工作區(qū)。

分配舊IS模型并定義總線左側(cè)Workflow提示第2步為AssignIBISModels,先給內(nèi)存控制器和SDRAM芯片分配實(shí)際的IBIS模型。雙擊Controller模塊,在工作區(qū)下方彈出Property界面,左側(cè)為Block之間的連接信息,右側(cè)是模型設(shè)置。單擊右下角的LoadIBIS...按鈕,彈出LoadIBIS對(duì)話框。 DDR3一致性測(cè)試期間會(huì)測(cè)試哪些方面?

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單擊Impedance Plot (expanded),展開顯示所有網(wǎng)絡(luò)走線的阻抗彩圖。雙擊彩圖 上的任何線段,對(duì)應(yīng)的走線會(huì)以之前定義的顏色在Layout窗口中高亮顯示。

單擊Impedance Table,可以詳細(xì)查看各個(gè)網(wǎng)絡(luò)每根走線詳細(xì)的阻抗相關(guān)信息,內(nèi) 容包括走線名稱、走線長(zhǎng)度百分比、走線阻抗、走線長(zhǎng)度、走線距離發(fā)送端器件的距離、走 線延時(shí),

單擊Impedance Overlay in Layout,可以直接在Layout視圖中查看走線的阻抗。在 Layer Selection窗口中單擊層名稱,可以切換到不同層查看走線阻抗視圖。 DDR3一致性測(cè)試可以幫助識(shí)別哪些問題?天津測(cè)量DDR3測(cè)試

DDR3內(nèi)存的一致性測(cè)試是否需要長(zhǎng)時(shí)間運(yùn)行?江蘇電氣性能測(cè)試DDR3測(cè)試

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境,可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線后仿真。

在提取出來的拓?fù)渲?,設(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù),

單擊OK按鈕退出參數(shù)設(shè)置窗口,單擊工具欄中的Signal Simulate進(jìn)行仿真分析,

在波形顯示界面里,只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到,差分時(shí)鐘波形邊沿正常,有一些反射。

原始設(shè)計(jì)沒有接終端的電阻端接。在電路拓?fù)渲袑⒔K端匹配的上拉電阻電容等電路 刪除,再次仿真,只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看,可以看到, 時(shí)鐘信號(hào)完全不能工作。 江蘇電氣性能測(cè)試DDR3測(cè)試

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