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數(shù)字信號(hào)的預(yù)加重(Pre-emphasis) 如前所述，很多常用的電路板材料或者電纜在高頻時(shí)都會(huì)呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對(duì)信號(hào)有較大的損耗，這可能導(dǎo)致接收端的信號(hào)極其惡劣以至于無(wú)法正確還原和解碼信號(hào)，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號(hào)經(jīng)過(guò)長(zhǎng)的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來(lái)補(bǔ)償傳輸通道的損耗影響。考慮到在高速率的情況下低損耗的電路板材料和電纜的成本過(guò)高，我們通常會(huì)優(yōu)...

數(shù)字信號(hào)的時(shí)域和頻域 數(shù)字信號(hào)的頻率分量可以通過(guò)從時(shí)域到頻域的轉(zhuǎn)換中得到。首先我們要知道時(shí)域是真實(shí)世界，頻域是更好的用于做信號(hào)分析的一種數(shù)學(xué)手段，時(shí)域的數(shù)字信號(hào)可以通過(guò)傅里葉變換轉(zhuǎn)變?yōu)橐粋€(gè)個(gè)頻率點(diǎn)的正弦波的。這些正弦波就是對(duì)應(yīng)的數(shù)字信號(hào)的頻率分量。假如定義理想方波的邊沿時(shí)間為0,占空比50%的周期信號(hào)，其在傅里葉變換后各頻率分量振幅。 可見(jiàn)對(duì)于理想方波，其振幅頻譜對(duì)應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 數(shù)字 信號(hào)處理系統(tǒng)的基本組成；遼寧數(shù)字信號(hào)測(cè)試 采用前向時(shí)鐘的總線...

抖動(dòng)的頻率范圍。抖動(dòng)實(shí)際上是時(shí)間上的噪聲，其時(shí)間偏差的變化頻率可能比較 快也可能比較慢。通常把變化頻率超過(guò)10Hz以上的抖動(dòng)成分稱為jitter,而變化頻率低于 10Hz的抖動(dòng)成分稱為wander(漂移)。wander主要反映的是時(shí)鐘源隨著時(shí)間、溫度等的緩 慢變化，影響的是時(shí)鐘或定時(shí)信號(hào)的***精度。在通信或者信號(hào)傳輸中，由于收發(fā)雙方都會(huì) 采用一定的時(shí)鐘架構(gòu)來(lái)進(jìn)行時(shí)鐘的分配和同步，緩慢的時(shí)鐘漂移很容易被跟蹤上或補(bǔ)償?shù)簦?因此wander對(duì)于數(shù)字電路傳輸?shù)恼`碼率影響不大，高速數(shù)字電路測(cè)量中關(guān)心的主要是高 頻的jitter。傳輸線對(duì)數(shù)字信號(hào)的影響；上海電氣性能測(cè)試數(shù)字信號(hào)測(cè)試 數(shù)字信號(hào)...

采用前向時(shí)鐘的總線因?yàn)橛袑ｉT的時(shí)鐘通路，不需要再對(duì)數(shù)據(jù)進(jìn)行編解碼，所以總線效率一般都比較高。還有一個(gè)優(yōu)點(diǎn)是線路噪聲和抖動(dòng)對(duì)于時(shí)鐘和數(shù)據(jù)線的影響基本是一樣的(因?yàn)樽呔€通常都在一起),所以對(duì)系統(tǒng)的影響可以消除到小。 嵌入式時(shí)鐘的電路對(duì)于線路上的高頻抖動(dòng)非常敏感，而采用前向時(shí)鐘的電路對(duì)高頻抖動(dòng)的敏感度就相對(duì)小得多。前向時(shí)鐘總線典型的數(shù)據(jù)速率在500Mbps～12Gbps. 在前向時(shí)鐘的拓?fù)淇偩€中，時(shí)鐘速率通常是數(shù)據(jù)速率的一半(也有采用1/4速率、1/10或其他速率的),數(shù)據(jù)在上下邊沿都采樣，也就是通常所說(shuō)的DDR方式。使用DDR采樣的好處是時(shí)鐘線和數(shù)據(jù)線在設(shè)計(jì)上需要的帶寬是一樣的，任...

為了提高信號(hào)在高速率、長(zhǎng)距離情況下傳輸?shù)目煽啃?，大部分高速的?shù)字串行總線都會(huì)采用差分信號(hào)進(jìn)行信號(hào)傳輸。差分信號(hào)是用一對(duì)反相的差分線進(jìn)行信號(hào)傳輸，發(fā)送端采用差分的發(fā)送器，接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。 采用差分傳輸方式后，由于差分線對(duì)中正負(fù)信號(hào)的走線是緊密耦合在一起的，所以外界噪聲對(duì)于兩根信號(hào)線的影響是一樣的。而在接收端，由于其接收器是把正負(fù)信號(hào)相減的結(jié)果作為邏輯判決的依據(jù)，因此即使信號(hào)線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng)，對(duì)于的邏輯電平判決影響很小。相對(duì)于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 數(shù)字信號(hào)處理系統(tǒng)...

為了保證接收端在時(shí)鐘有效沿時(shí)采集到正確的數(shù)據(jù)，通常都有建立/保持時(shí)間的要求，以避免采到數(shù)據(jù)線上跳變時(shí)不穩(wěn)定的狀態(tài)，因此這種總線對(duì)于時(shí)鐘和數(shù)據(jù)線間走線長(zhǎng)度的差異都有嚴(yán)格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時(shí)鐘速率超過(guò)幾百M(fèi)Hz后就很難再提高了，因?yàn)槠浜芏喔⑿芯€很難滿圖1.15并行總線的時(shí)鐘傳輸足此時(shí)苛刻的走線等長(zhǎng)的要求，特別是當(dāng)總線上同時(shí)掛有多個(gè)設(shè)備時(shí)。為了解決并行總線工作時(shí)鐘頻率很難提高的問(wèn)題，一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時(shí)鐘的概念。其思路首先是把原來(lái)很多根的并行線用一對(duì)或多對(duì)高速差分線來(lái)代替，節(jié)省了布線空間；然后把系統(tǒng)的時(shí)鐘信息通過(guò)數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的...

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線和串行總線。 并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上，數(shù)據(jù)線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號(hào)線同時(shí)傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號(hào)線同時(shí)傳輸。除了數(shù)據(jù)線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來(lái)不同的地址空間。圖1.7是一個(gè)典型的微處理器的并行總線的工作時(shí)序，其中包含了1根時(shí)鐘線、16根數(shù)據(jù)線、16根地址線以及一些讀寫(xiě)控制信號(hào)。 模擬信號(hào)和數(shù)字信號(hào)的差異；西藏電氣性能測(cè)試數(shù)字信號(hào)測(cè)試 采用串行總線以后，就單根線來(lái)說(shuō)，由于...

數(shù)字信號(hào)的時(shí)鐘分配(ClockDistribution) 前面講過(guò)，對(duì)于數(shù)字電路來(lái)說(shuō)，目前絕大部分的場(chǎng)合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號(hào)的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會(huì)丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號(hào)采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。 數(shù)字信號(hào)是由“0”和“1”。湖北信號(hào)完整性測(cè)試數(shù)字信號(hào)測(cè)試 ...

采用并行總線的另外一個(gè)問(wèn)題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來(lái)說(shuō)， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過(guò)提升數(shù)據(jù)線的位數(shù)來(lái)提高總線吞吐 量，也可以通過(guò)提升數(shù)據(jù)速率來(lái)提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總 線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量= 32bit×33MHz;后來(lái)為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽 和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽...

這種方法由于不需要單獨(dú)的時(shí)鐘走線，各對(duì)差分線可以采用各自的CDR電路，所以對(duì)各對(duì)線的等長(zhǎng)要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn)，因?yàn)樽呔€數(shù)量減少，而且信號(hào)都是點(diǎn)對(duì)點(diǎn)傳輸)。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里，需要對(duì)數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對(duì)數(shù)據(jù)進(jìn)行加擾等。 嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn)，可以從數(shù)據(jù)中提取時(shí)鐘。PLL電路通過(guò)鑒相器(PhaseDetector)比較輸入信號(hào)和本地VCO(壓控振蕩器)間的相差，并把相差信息通過(guò)環(huán)路濾波器(...

采用這種時(shí)鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動(dòng)，所以數(shù)據(jù)傳輸 中增加的低頻抖動(dòng)對(duì)于接收端采樣影響不大，因此更適于長(zhǎng)距離傳輸。(不過(guò)由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動(dòng)仍然會(huì)對(duì)接收端采樣產(chǎn)生比較大的影響。) 采用嵌入式時(shí)鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開(kāi)銷，降低了總線效率。 隨著技術(shù)的發(fā)展，一些對(duì)總線效率要求更高的應(yīng)用中開(kāi)始采用另一種時(shí)鐘分配方式，即前向時(shí)鐘(ForwardClocking)。前向時(shí)鐘的實(shí)現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大...

需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bit的編碼會(huì)造成額外的20%的編碼開(kāi)銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達(dá)到8Gbps、16Gbps和32Gbps,并通過(guò)效率更高的128b/130b的編碼結(jié)合擾碼的方法來(lái)實(shí)現(xiàn)直流平衡和嵌入式時(shí)鐘。另一個(gè)例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數(shù)據(jù)速率分別為1.0625Gbp...

數(shù)字信號(hào)的預(yù)加重(Pre-emphasis) 如前所述，很多常用的電路板材料或者電纜在高頻時(shí)都會(huì)呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對(duì)信號(hào)有較大的損耗，這可能導(dǎo)致接收端的信號(hào)極其惡劣以至于無(wú)法正確還原和解碼信號(hào)，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號(hào)經(jīng)過(guò)長(zhǎng)的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來(lái)補(bǔ)償傳輸通道的損耗影響?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過(guò)高，我們通常會(huì)優(yōu)...

時(shí)間偏差的衡量方法。由于信號(hào)邊沿的時(shí)間偏差可能是由于各種因素造成的，有隨機(jī)的噪聲，還有確定性的干擾。所以這個(gè)時(shí)間偏差通常不是一個(gè)恒定值，而是有一定的統(tǒng)計(jì)分布，在不同的應(yīng)用場(chǎng)合這個(gè)測(cè)量的結(jié)果可能是用有效值(RMS)衡量，也可能是用峰-峰值(peak-peak)衡量，更復(fù)雜的場(chǎng)合還會(huì)對(duì)這個(gè)時(shí)間偏差的各個(gè)成分進(jìn)行分解和估計(jì)。因此抖動(dòng)的精確測(cè)量需要大量的樣本以及復(fù)雜的算法。對(duì)抖動(dòng)進(jìn)行衡量和測(cè)量時(shí)，需要特別注意的是，即使對(duì)于同一個(gè)信號(hào)，如果用不同的方法進(jìn)行衡量，得到的抖動(dòng)測(cè)量結(jié)果也可能不一樣，下面是幾種常用的抖動(dòng)測(cè)量項(xiàng)目。數(shù)字信號(hào)處理中的基礎(chǔ)運(yùn)算；廣西數(shù)字信號(hào)測(cè)試價(jià)格多少 采用前向時(shí)鐘的總線因?yàn)橛袑ｉT...

數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus) 雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來(lái)越多的功能，但是對(duì)于稍微復(fù)雜 一點(diǎn)的系統(tǒng)來(lái)說(shuō)，很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作，這就需要和其他芯片配合起 來(lái)工作。比如現(xiàn)在的CPU的處理能力越來(lái)越強(qiáng)，很多CPU內(nèi)部甚至集成了顯示處理的功 能，但是仍然需要配合外部的內(nèi)存芯片來(lái)存儲(chǔ)臨時(shí)的數(shù)據(jù)，需要配合橋接芯片擴(kuò)展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些 場(chǎng)合可能還需要配合用的DSP來(lái)進(jìn)一步提高浮點(diǎn)處理效率，配合額外的內(nèi)存芯片來(lái)擴(kuò)展 存儲(chǔ)空間，...

由于真正的預(yù)加重電路在實(shí)現(xiàn)時(shí)需要有相應(yīng)的放大電路來(lái)增加跳變比特的幅度，電路 比較復(fù)雜而且增加系統(tǒng)功耗，所以在實(shí)際應(yīng)用時(shí)更多采用去加重的方式。去加重技術(shù)不是 增大跳變比特的幅度，而是減小非跳變比特的幅度，從而得到和預(yù)加重類似的信號(hào)波形。 圖 1.29是對(duì)一個(gè)10Gbps的信號(hào)進(jìn)行-3.5dB的去加重后對(duì)頻譜的影響?？梢钥吹剑ゼ? 重主要是通過(guò)壓縮信號(hào)的直流和低頻分量(長(zhǎng)0 或者長(zhǎng) 1 的比特流),從而改善其在傳輸過(guò) 程中可 能造成的對(duì)短0或者短1 比特的影響。數(shù)字信號(hào)的建立/保持時(shí)間（Setup/Hold Time）;吉林?jǐn)?shù)字信號(hào)測(cè)試維修價(jià)格需要注意的是，采用8b/10b編碼方式也是有...

反映的是一個(gè)5Gbps的信號(hào)經(jīng)過(guò)35英寸的FR-4板材傳輸后的眼圖，以及經(jīng)過(guò)CTLE均衡后對(duì)眼圖的改善。 FFE均衡的作用基本上類似于FIR(有限脈沖響應(yīng))濾波器，其方法是根據(jù)相鄰比特的電壓幅度的加權(quán)值進(jìn)行當(dāng)前比特幅度的修正，每個(gè)相鄰比特的加權(quán)系數(shù)直接和通道的沖激響應(yīng)有關(guān)。下面是一個(gè)三階FFE的數(shù)學(xué)描述： e(t)=cor(t-(0Tp))+cir(t-(1Tp))+czr(t-(2Tp)) 式中，e(t)為時(shí)間t時(shí)的電壓波形，是經(jīng)校正(或均衡)后的電壓波形；Tp為時(shí)間延遲(抽頭的時(shí)間延遲);r(t-nTp)為距離當(dāng)前時(shí)間n個(gè)抽頭延遲之前的波形，是未經(jīng)校正(或均衡)的波形...

由于真正的預(yù)加重電路在實(shí)現(xiàn)時(shí)需要有相應(yīng)的放大電路來(lái)增加跳變比特的幅度，電路 比較復(fù)雜而且增加系統(tǒng)功耗，所以在實(shí)際應(yīng)用時(shí)更多采用去加重的方式。去加重技術(shù)不是 增大跳變比特的幅度，而是減小非跳變比特的幅度，從而得到和預(yù)加重類似的信號(hào)波形。 圖 1.29是對(duì)一個(gè)10Gbps的信號(hào)進(jìn)行-3.5dB的去加重后對(duì)頻譜的影響?？梢钥吹?，去加 重主要是通過(guò)壓縮信號(hào)的直流和低頻分量(長(zhǎng)0 或者長(zhǎng) 1 的比特流),從而改善其在傳輸過(guò) 程中可 能造成的對(duì)短0或者短1 比特的影響。數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)流程；天津數(shù)字信號(hào)測(cè)試需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bi...

什么是數(shù)字信號(hào)(DigitalSignal) 典型的數(shù)字設(shè)備是由很多電路組成來(lái)實(shí)現(xiàn)一定的功能的，系統(tǒng)中的各個(gè)部分主要通過(guò)數(shù)字信號(hào)的傳輸來(lái)進(jìn)行信息和數(shù)據(jù)的交互。 數(shù)字信號(hào)通過(guò)其0、1的邏輯狀態(tài)的變化來(lái)一定的含義，典型的數(shù)字信號(hào)用兩個(gè)不同的信號(hào)電平來(lái)分別邏輯0和邏輯1的狀態(tài)(有些更復(fù)雜的數(shù)字電路會(huì)采用多個(gè)信號(hào)電平實(shí)現(xiàn)更多信息的傳輸)。真實(shí)的世界中并不存在理想的邏輯0、1狀態(tài)，所以真實(shí)情況下只是用一定的信號(hào)電平的電壓范圍來(lái)相應(yīng)的邏輯狀態(tài)。比如圖1.1中，當(dāng)信號(hào)的電壓低于判決閾值(中間的虛線部分)的下限時(shí)邏輯0狀態(tài)，當(dāng)信號(hào)的電壓高于判決閾值的上限時(shí)邏輯1狀態(tài)。 數(shù)字信號(hào)的預(yù)加重（Pr...

這種并/串轉(zhuǎn)換方法由于不涉及信號(hào)的編解碼，結(jié)構(gòu)簡(jiǎn)單，效率較高，但是需要收發(fā)端進(jìn)行精確的時(shí)鐘同步以控制信號(hào)的復(fù)用和解復(fù)用操作，因此需要專門的時(shí)鐘傳輸通道，而且串行信號(hào)上一旦出現(xiàn)比較大的抖動(dòng)就會(huì)造成串/并轉(zhuǎn)換的錯(cuò)誤。 因此，這種簡(jiǎn)單的并/串轉(zhuǎn)換方式一般用于比較關(guān)注傳輸效率的芯片間的短距離互連或者一些光端機(jī)信號(hào)的傳輸中。另外，由于信號(hào)沒(méi)有經(jīng)過(guò)任何編碼，信號(hào)中可能會(huì)出現(xiàn)比較長(zhǎng)的連續(xù)的0或者連續(xù)的1,因此信號(hào)必須采用直流耦合方式，收發(fā)端一旦存在比較大的共?；虻卦肼暎瑫?huì)嚴(yán)重影響信號(hào)質(zhì)量，因此這種并/串轉(zhuǎn)換方式用于電信號(hào)傳輸時(shí)或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(yuǎn)(通常<50c...

數(shù)字信號(hào)的帶寬(Bandwidth) 在進(jìn)行數(shù)字信號(hào)的分析和測(cè)試時(shí)，了解我們要分析的數(shù)字信號(hào)的帶寬是很重要的一點(diǎn)，它決定了我們進(jìn)行電路設(shè)計(jì)時(shí)對(duì)PCB走線和傳輸介質(zhì)傳輸帶寬的要求，也決定了測(cè)試對(duì)儀表的要求。 數(shù)字信號(hào)的帶寬可以大概理解為數(shù)字信號(hào)的能量在頻域的一個(gè)分布范圍，由于數(shù)字信號(hào)不是正弦波，有很多高次諧波成分，所以其在頻域的能量分布是一個(gè)比較復(fù)雜的問(wèn)題。 傳統(tǒng)上做數(shù)字電路設(shè)計(jì)的工程師習(xí)慣根據(jù)信號(hào)的5次諧波來(lái)估算帶寬，比如如果信號(hào)的數(shù)據(jù)速率是100Mbps,其快的0101的跳變波形相當(dāng)于50MHz的方波時(shí)鐘，這個(gè)方波時(shí)鐘的5次諧波成分是250MHz,因此信號(hào)的帶寬大...

數(shù)字信號(hào)的帶寬(Bandwidth) 在進(jìn)行數(shù)字信號(hào)的分析和測(cè)試時(shí)，了解我們要分析的數(shù)字信號(hào)的帶寬是很重要的一點(diǎn)，它決定了我們進(jìn)行電路設(shè)計(jì)時(shí)對(duì)PCB走線和傳輸介質(zhì)傳輸帶寬的要求，也決定了測(cè)試對(duì)儀表的要求。 數(shù)字信號(hào)的帶寬可以大概理解為數(shù)字信號(hào)的能量在頻域的一個(gè)分布范圍，由于數(shù)字信號(hào)不是正弦波，有很多高次諧波成分，所以其在頻域的能量分布是一個(gè)比較復(fù)雜的問(wèn)題。 傳統(tǒng)上做數(shù)字電路設(shè)計(jì)的工程師習(xí)慣根據(jù)信號(hào)的5次諧波來(lái)估算帶寬，比如如果信號(hào)的數(shù)據(jù)速率是100Mbps,其快的0101的跳變波形相當(dāng)于50MHz的方波時(shí)鐘，這個(gè)方波時(shí)鐘的5次諧波成分是250MHz,因此信號(hào)的帶寬大...

數(shù)字信號(hào)的抖動(dòng)(Jitter) 抖動(dòng)的概念 抖動(dòng)(Jitter)是數(shù)字信號(hào)，尤其是高速數(shù)字信號(hào)的一個(gè)非常關(guān)鍵的概念。如圖1.40所 示，抖動(dòng)反映的是數(shù)字信號(hào)偏離其理想位置的時(shí)間偏差。 高頻數(shù)字信號(hào)的比特周期都非常短，一般為幾百ps甚至幾十ps,很小的抖動(dòng)都會(huì)造成信號(hào)采樣位置的變化從而造成數(shù)據(jù)誤判，所以高頻數(shù)字信號(hào)對(duì)于抖動(dòng)都有嚴(yán)格的要求。抖動(dòng)這個(gè)概念說(shuō)起來(lái)簡(jiǎn)單，但實(shí)際上仔細(xì)研究起來(lái)是非常復(fù)雜的，關(guān)于其概念的理解有以下幾個(gè)需要注意的方面： 數(shù)字通信的帶寬表征為：bit的傳輸速率；中國(guó)香港自動(dòng)化數(shù)字信號(hào)測(cè)試 什么是數(shù)字信號(hào)(DigitalSignal) 典型的數(shù)...

要想得到零邊沿時(shí)間的理想方波，理論上是需要無(wú)窮大頻率的頻率分量。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量，則來(lái)出的時(shí)域波形邊沿時(shí)間會(huì)蛻化，會(huì)使得邊沿時(shí)間增大。例如，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號(hào)，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps。 我們可以把數(shù)字信號(hào)假設(shè)為一個(gè)時(shí)間軸上無(wú)窮的梯形波的周期信號(hào)，它的傅里葉變換 對(duì)應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡(luò)線， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對(duì)應(yīng)1/材和1/”（刁是半周期，。是邊沿時(shí)間） 從1/叫轉(zhuǎn)折頻率開(kāi)始...

通常情況下預(yù)加重技術(shù)使用在信號(hào)的發(fā)送端，通過(guò)預(yù)先對(duì)信號(hào)的高頻分量進(jìn)行增強(qiáng)來(lái) 補(bǔ)償傳輸通道的損耗。預(yù)加重技術(shù)由于實(shí)現(xiàn)起來(lái)相對(duì)簡(jiǎn)單，所以在很多數(shù)據(jù)速率超過(guò) 1Gbps 的總線中使用，比如PCle,SATA 、USB3 .0 、Displayport等總線中都有使用。當(dāng) 信號(hào)速率進(jìn)一步提高以后，傳輸通道的高頻損耗更加嚴(yán)重，靠發(fā)送端的預(yù)加重已經(jīng)不太 夠用，所以很多高速總線除了對(duì)預(yù)加重的階數(shù)進(jìn)一步提高以外，還會(huì)在接收端采用復(fù)雜的均 衡技術(shù)，比如PCle3.0 、SATA Gen3 、USB3.0 、Displayport HBR2 、10GBase-KR等總線中都 在接收端采用了均衡技術(shù)。采用了這些技術(shù)...

數(shù)字信號(hào)的預(yù)加重(Pre-emphasis) 如前所述，很多常用的電路板材料或者電纜在高頻時(shí)都會(huì)呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達(dá)到極限從而對(duì)信號(hào)有較大的損耗，這可能導(dǎo)致接收端的信號(hào)極其惡劣以至于無(wú)法正確還原和解碼信號(hào)，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號(hào)經(jīng)過(guò)長(zhǎng)的傳輸通道傳輸后到達(dá)接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計(jì)中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來(lái)補(bǔ)償傳輸通道的損耗影響?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過(guò)高，我們通常會(huì)優(yōu)...

數(shù)字信號(hào)的帶寬(Bandwidth) 在進(jìn)行數(shù)字信號(hào)的分析和測(cè)試時(shí)，了解我們要分析的數(shù)字信號(hào)的帶寬是很重要的一點(diǎn)，它決定了我們進(jìn)行電路設(shè)計(jì)時(shí)對(duì)PCB走線和傳輸介質(zhì)傳輸帶寬的要求，也決定了測(cè)試對(duì)儀表的要求。 數(shù)字信號(hào)的帶寬可以大概理解為數(shù)字信號(hào)的能量在頻域的一個(gè)分布范圍，由于數(shù)字信號(hào)不是正弦波，有很多高次諧波成分，所以其在頻域的能量分布是一個(gè)比較復(fù)雜的問(wèn)題。 傳統(tǒng)上做數(shù)字電路設(shè)計(jì)的工程師習(xí)慣根據(jù)信號(hào)的5次諧波來(lái)估算帶寬，比如如果信號(hào)的數(shù)據(jù)速率是100Mbps,其快的0101的跳變波形相當(dāng)于50MHz的方波時(shí)鐘，這個(gè)方波時(shí)鐘的5次諧波成分是250MHz,因此信號(hào)的帶寬大...

要把并行的信號(hào)通過(guò)串行總線傳輸，一般需要對(duì)數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對(duì)簡(jiǎn)單等優(yōu)點(diǎn)，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。數(shù)字信號(hào)的時(shí)鐘分配（Clock Di...

要想得到零邊沿時(shí)間的理想方波，理論上是需要無(wú)窮大頻率的頻率分量。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量，則來(lái)出的時(shí)域波形邊沿時(shí)間會(huì)蛻化，會(huì)使得邊沿時(shí)間增大。例如，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號(hào)，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps。 我們可以把數(shù)字信號(hào)假設(shè)為一個(gè)時(shí)間軸上無(wú)窮的梯形波的周期信號(hào)，它的傅里葉變換 對(duì)應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡(luò)線， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對(duì)應(yīng)1/材和1/”（刁是半周期，。是邊沿時(shí)間） 從1/叫轉(zhuǎn)折頻率開(kāi)始...

數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus) 雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來(lái)越多的功能，但是對(duì)于稍微復(fù)雜 一點(diǎn)的系統(tǒng)來(lái)說(shuō)，很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作，這就需要和其他芯片配合起 來(lái)工作。比如現(xiàn)在的CPU的處理能力越來(lái)越強(qiáng)，很多CPU內(nèi)部甚至集成了顯示處理的功 能，但是仍然需要配合外部的內(nèi)存芯片來(lái)存儲(chǔ)臨時(shí)的數(shù)據(jù)，需要配合橋接芯片擴(kuò)展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些 場(chǎng)合可能還需要配合用的DSP來(lái)進(jìn)一步提高浮點(diǎn)處理效率，配合額外的內(nèi)存芯片來(lái)擴(kuò)展 存儲(chǔ)空間，...